PCIE时钟解说

承接上篇文章《clock oscillator,generator,buffer选型杂谈》，本文将深入探讨pcie时钟的具体要求：

首先，让我们回顾一下PCIE架构的组成部分：下图展示了CPU（ROOT COMPLEX）、PCIE SWITCH、BUFFER以及一些PCIE ENDPOINT；可以看到，每个设备的时钟都是由100MHz经过Buffer后提供的。

根据上图的架构，我们来简要了解PCIE时钟的三种架构：

公共时钟架构（Common Clock Architecture）：所有设备的参考时钟在系统板上的分布必须匹配在15英寸以内。接收端数据和时钟之间的传输延迟增量必须小于等于12ns。通常，PCIE卡上的时钟线长度不应超过4英寸。这点在实际PCB走线中尤为重要。

数据时钟架构（Data Clock Architecture）：时钟从数据中恢复。需要谨慎使用，因为有些设备可能不支持。

独立时钟架构（Separate Clock Architecture）：根据是否有SSC（Spread Spectrum Clocking），可以进一步分为SRNS（Separate Refclk with No SSC）和SRIS（Separate Refclk with Independent SSC）。

需要注意的是，尽管PCIE时钟有三种架构，但最常用的是公共时钟架构（CC）。除非有特殊情况，否则不建议使用其他时钟架构。如果确实需要使用其他两种架构，必须进行严格的评估。

从下表可以看出，展频和非CC架构需要谨慎使用。

鉴于PCIE时钟的要求多且复杂，本文主要基于上一篇文章，提供主要的参数要求。其它详细要求及测试方法，将在后续文章中分享。

信号要求：

PCIE_CLK_P/N为差分信号，通常差分阻抗为100Ω，少数情况要求85Ω。

电平：HCSL或LP-HCSL。

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频率：100±0.03MHz。

频率稳定度：±300ppm，数值越小越好。

占空比：50%±10%。

抖动：如下图所示为CC模式的要求：

注意：上图显示的是CC时钟架构下的抖动要求；*PCIE4.0时，抖动按照0.7ps RMS计算；*PCIE5.0时，抖动按照0.25ps RMS计算；由于标准考虑了实际系统中的额外噪声，因此要求较为严格。

提到PCIE时钟，许多人会联想到CLKREQ#：

很多时候会疑问是否需要连接CLKREQ#。首先要知道，这个信号是可选的，可以连接也可以不连接。那么，什么时候需要呢？如果要支持L1-PM子状态（ASPM中的状态）和/或时钟电源管理，那么这个信号就是必要的（即使不是使用CC模式）。

注意：如果硬件电路中CLKREQ#没有连接，可以通过BIOS将PCIE中的ASPM的L1状态默认关闭，否则容易出现异常现象。

今天的分享到此结束，喜欢请点赞、关注、分享，谢谢。

以上就是PCIE时钟解说的详细内容，更多请关注其它相关文章！

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